2010年10月25日 星期一

Verilog 硬體語言 實作6 殘念

全加法器

完全不懂

Verilog 硬體語言 實作5 空白

生病一個禮拜

進度就飛天了

2010年10月11日 星期一

2010年10月4日 星期一

2010年9月27日 星期一

Verilog 硬體語言 實作2

6個輸入 1個輸出

成果